關注頻率 = x1 ~ x3
fliker noise corner = x2
noise floor = y1
total noise in band = x3*y1+x2*y1 ln(x2/x1)
fliker noise corner = x2
noise floor = y1
total noise in band = x3*y1+x2*y1 ln(x2/x1)
2017年5月22日 星期一
Vdsat、Vov、Vds联系与区别
Vdsat、Vov、Vds联系与区别
(2012-10-22 17:23:52)
转载
Vov：过驱动电压overdrive voltage，Vov=Vgs-Vth，过驱动电压也用Vod表示
Vdsat:饱和漏源电压或夹断时漏源电压（刚出现夹断）saturation drain voltage
在长沟道下，vdsat=vgs-vth=vov，在短沟道下，由于二阶效应，vdsat小于vgs-vth，但这个值，spice也好，spectre也好，都是用来判断管子工作区间的。
vds>vdsat管子工作在饱和区
vds
Vov=Vgs-Vth,用MOS的Level 1 Model时，不考虑短沟道效用，Vdsat=Vov=Vgs-Vth,当Vds>Vdsat时，MOS的沟道就出现Pich-off现象，这时候电流开始饱和。（长沟道器件）
但是考虑到短沟道效应的模型里，沟道里的多子因为速度饱和效应（Velocity saturation），Vds不需要到达Vov，只要到达Vdsat，Ids就会饱和，不会再上升。但是此时在物理上，沟道并未达到Pinch- off，直到Vds=Vov，沟道的Pinch-off现象才会出现。也就是说在短沟道模型中，器件在沟道Pinch-off之前就会达到速度饱和，电流 不会再增加（短沟道器件）
Vds-Vdsat要留一定余量，一般200mv，差分输入对一般为100多mv，一般来说vdsat<50mV管子基本就工作在线性区；一是怕管子由于工艺进入线性区；二是饱和区边缘rds较小。
Vdsat:饱和漏源电压或夹断时漏源电压（刚出现夹断）saturation drain voltage
在长沟道下，vdsat=vgs-vth=vov，在短沟道下，由于二阶效应，vdsat小于vgs-vth，但这个值，spice也好，spectre也好，都是用来判断管子工作区间的。
vds>vdsat管子工作在饱和区
vds
Vov=Vgs-Vth,用MOS的Level 1 Model时，不考虑短沟道效用，Vdsat=Vov=Vgs-Vth,当Vds>Vdsat时，MOS的沟道就出现Pich-off现象，这时候电流开始饱和。（长沟道器件）
但是考虑到短沟道效应的模型里，沟道里的多子因为速度饱和效应（Velocity saturation），Vds不需要到达Vov，只要到达Vdsat，Ids就会饱和，不会再上升。但是此时在物理上，沟道并未达到Pinch- off，直到Vds=Vov，沟道的Pinch-off现象才会出现。也就是说在短沟道模型中，器件在沟道Pinch-off之前就会达到速度饱和，电流 不会再增加（短沟道器件）
Vds-Vdsat要留一定余量，一般200mv，差分输入对一般为100多mv，一般来说vdsat<50mV管子基本就工作在线性区；一是怕管子由于工艺进入线性区；二是饱和区边缘rds较小。
2017年2月24日 星期五
2017年2月22日 星期三
常用的量測指令
.option probe=1 **只儲存 probe plot print 的值
.tran 1u 1m sweep temp poi 3 -40 25 125
.tran 1u 1m sweep temp -40 25 5
.probe tran I(xi1.net1)
.probe tran V(xi1.net1)
.print lx4(xi1.M1) **drin current
.print tran out_diff=par('v(outp)-v(outn)')
.probe v(*) LEVEL=1
.probe v(*) LEVEL=0 *top cell
.tran 1u 1m sweep temp poi 3 -40 25 125
.tran 1u 1m sweep temp -40 25 5
.probe tran I(xi1.net1)
.probe tran V(xi1.net1)
.print lx4(xi1.M1) **drin current
.print tran out_diff=par('v(outp)-v(outn)')
.probe v(*) LEVEL=1
.probe v(*) LEVEL=0 *top cell
2017年2月16日 星期四
MOSFET與溫度關系
理解功率MOSFET的RDS(ON)负温度系数特性
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发表于 2016/9/28 10:41:07 阅读（146） 评论（0）
记得作者2002年做研发的时候，在热插拨的应用中就开始关注到这个问题，那时候很难找到相关的资料，最后在功率MOSFET的数据表中根据相关的图表找到导通电阻RDS(ON)的这个违背常理的特性，然后分享给一些客户的研发工程师。
最近这些年相关这方面的资料也逐渐多起来，听过AOS技术分享或看过相关资料的工程师应该理解了这个特性，但是许多没有关注过这方面资料的工程师听到这个观点后，估计会感到非常的惊讶和突然，因为通常的观点都认为，MOSFET的导通电阻具有正的温度系数，因此可以并联工作。
当多个并联工作的功率MOSFET其中的一个温度上升时，由于其具有正的温度系数，导通电阻也增加，因此流过的电流减小，温度降低，从而实现自动的均流达到平衡，这也是功率MOSFET相对于晶体管最具有优势的一个特性。同样对于一个功率MOSFET器件的内部也是有许多小晶胞并联而成，晶胞的导通电阻具有正的温度系数，因此并联工作没有问题。
但是，当深入理解功率MOSFET的转移特性和温度对其转移特性的影响，就会发现，功率MOSFET的正温度系数只有在MOSFET进入稳态完全导通后的状态下才能成立，在开关瞬态的过程中，上述理论并不成立，因此在实际的应用中会产生一些问题，本文将详细地论述这些问题，以纠正传统认识的局限性和片面性。
1、功率MOSFET导通电阻RDS(ON)定义及温度系数
在功率MOSFET数据表中，定义了功率MOSFET的导通电阻以及测量的条件，
如AON6590，VDS=40V，分别列出了VGS=10V、VGS=4.5V的RDS(ON)，如下图所示。
在RDS(ON)的测量条件中，列出了测量电流，其中有一个隐含的条件，许多公司没有列出来，那就是在测量脉冲电流的时间。
通常不同的公司使用不同的测量电流，有些公司直接使用基于硅片最高结温的额定连续漏极电流ID，有些公司使用基于封装限制的连续漏极IDPACK，有些公司在上述二者这间取一个中间值，而有些公司取比ID更小的电流值。
如果电流脉冲的时候足够短，也就是硅片的温度没有升起来，那么在不同测量电流下导通电阻RDS(ON)的测量值差别不大，如果电流脉冲的时候比较长，那么硅片的温度有足够短时间升起来，此时测量的导通电阻RDS(ON)差别较大。测量的时间，有些公司用400uS，有些公司用250uS，有些公司用125uS，有些公司甚至比125uS的时间更短。
2、温度对功率MOSFET转移特征影响
在MOSFET的数据表中通常可以找到它的典型的转移特性。注意到25℃和175℃两条曲线有一个交点C，此交点对应着相应的VGS电压和ID电流值。若称这个交点C的VGS为转折电压，即0温度系数ZTE(Zero Thermal Coefficient)电压VGS-ZTC，可以看到：在VGS-ZTC电压以下的左下部分曲线，如图2的B点区，VGS电压一定时，温度越高，所流过的电流越大，IDB175>IDB25，温度和电流形成正反馈，即MOSFET的导通电阻RDS(ON)为负温度系数，可以将这个区域称为导通电阻RDS(ON)的负温度系数区域。
图2：MOSFET转移特性
而在VGS-ZTC电压的右上部分曲线，如图2的A点区，VGS电压一定时，温度越高，所流过的电流越小，IDA25>IDA175，温度和电流形成负反馈，即MOSFET的导通电阻RDS(ON)的为正温度系数，可以将这个区域称为导通电阻RDS(ON)的正温度系数区域，也就是我们通常所说的完全导通状态、稳态时，导通电阻的正温度系数区域。
记时当时作者发表这篇文章的时候，有些读者认为，VGS电压较低时，虽然MOSFET开通了，但并不是完全导通状态，因此不能称为严格意义的导通电阻RDS(ON)，而是应该称为RDS。事实上，严格意义的完全导通状态并不明确，VGS=10V、8V、6V？既然对于MOSFET的导通电阻RDS(ON)的定义，都有VGS=10V以及VGS=4.5V的条件，那么即便是VGS的电压较低，此时MOSFET的D、S的电阻称为导通电阻也没有多大关系，何况只是一个标称。
3、功率MOSFET内部晶胞的等效模型
在功率MOSFET的内部由许多单元，即小的MOSFET晶胞并联组成,在单位的面积上，并联的MOSFET晶胞越多，MOSFET的导通电阻RDS(ON)就越小。同样的，晶元的面积越大，那么生产的MOSFET晶胞也就越多，MOSFET的导通电阻RDS(ON)也就越小。所有单元的G极和S极由内部金属导体连接汇集在晶元的某一个位置，然后由导线引出到管脚，这样G极在晶元汇集处为参考点，其到各个晶胞单元的电阻并不完全一致，离汇集点越远的单元，G极的等效串联电阻就越大。
在功率MOSFET的内部由许多单元，即小的MOSFET晶胞并联组成,在单位的面积上，并联的MOSFET晶胞越多，MOSFET的导通电阻RDS(ON)就越小。同样的，晶元的面积越大，那么生产的MOSFET晶胞也就越多，MOSFET的导通电阻RDS(ON)也就越小。所有单元的G极和S极由内部金属导体连接汇集在晶元的某一个位置，然后由导线引出到管脚，这样G极在晶元汇集处为参考点，其到各个晶胞单元的电阻并不完全一致，离汇集点越远的单元，G极的等效串联电阻就越大。
正是由于串联等效的栅极和源极电阻的分压作用，造成晶胞单元的VGS的电压不一致，从而导致各个晶胞单元电流不一致。在MOSFET开通的过程中，由于栅极电容的影响，会加剧各个晶胞单元电流不一致和晶胞的热不平衡。
从图3可以看出：在开通的过程中，漏极的电流ID在逐渐增大，离栅极管脚距离近的晶胞单元的电压大于离栅极管脚距离远的晶胞单元的电压，即VG1>VG2>VG3>…，VGS电压高的单元，也就是离栅极管脚距离近的晶胞单元，流过的电流大，而离栅极管脚距离较远的晶胞单元，流过的电流小，距离最远地方的晶胞甚至可能还没有导通，因而没有电流流过。电流大的晶胞单元，它们的温度升高。
从图3可以看出：在开通的过程中，漏极的电流ID在逐渐增大，离栅极管脚距离近的晶胞单元的电压大于离栅极管脚距离远的晶胞单元的电压，即VG1>VG2>VG3>…，VGS电压高的单元，也就是离栅极管脚距离近的晶胞单元，流过的电流大，而离栅极管脚距离较远的晶胞单元，流过的电流小，距离最远地方的晶胞甚至可能还没有导通，因而没有电流流过。电流大的晶胞单元，它们的温度升高。
图3：功率MOSFET的内部等效模型
由于在开通的过程中VGS的电压逐渐增大到驱动电压，VGS的电压穿越导通电阻RDS(ON)的负温度系数区域，此时，那些温度越高的晶胞单元，由于正反馈的作用，所流过的电流进一步加大，晶胞单元温度又进一步上升。如果VGS在导通电阻RDS(ON)的负温度系数区域工作或停留的时间越大，那么这些晶胞单元就越有过热击穿的可能，造成局部的损坏。
如果VGS从导通电阻RDS(ON)的负温度系数区域到达导通电阻RDS(ON)的正温度系数区域时没有形成局部的损坏，此时在导通电阻RDS(ON)的正温度系数区域，晶胞单元的温度越高，所流过的电流减小，晶胞单元温度和电流形成负反馈，晶胞单元自动均流，达到平衡。
相应的，在MOSFET关断过程中，离栅极管脚距离远的晶胞单元的电压降低得慢，容易在导通电阻RDS(ON)的负温度系数区域形成局部的过热而损坏。
对于多管的并联工作过程，和上述的原理相同，在导通电阻RDS(ON)的负温度系数区域工作，并不能实现理解的并联均流。
因此，加快MOSFET的开通和关断速度，使MOSFET快速通过导通电阻RDS(ON)的负温度系数区域，就可以减小局部能量的聚集，防止晶胞单元局部的过热而损坏。
负载开关及热插拔较长时间工作在导通电阻的负温度系数区，分立MOSFET组成的LDO一直工作在负温度系数区，以后会推送文章说明这二种应用设计的要点。
4、结论
(1) MOSFET在开通的过程中，导通电阻RDS(ON)从负温度系数区域向正温度系数区域转化；在其关断的过程中，导通电阻RDS(ON)从正温度系数区域向负温度系数区域过渡。
(2) MOSFET串联等效的栅极和源极电阻的分压作用和栅极电容的影响，造成晶胞单元的VGS的电压不一致，从而导致各个晶胞单元电流不一致，在开通和关断的过程中形成局部过热损坏。快速开通和关断MOSFET，可以减小局部能量的聚集，防止晶胞单元局部的过热而损坏。
2017年2月8日 星期三
IC Timing Analysis
相信 IC designer 都知道, 一顆IC要能 tape-out, 其中一項關鍵因素就是 STA 要過關. 大家都知道STA 是 static timing analysis , 但是我發現很多人(甚至資深工程師)對timing的觀念不夠清楚. 在這裡我列出幾個重點觀念:
(1) setup time:
通常, 同一個clock domain的訊號在FF和FF之間傳遞時, 都不能超過一個clock cycle的時間 (除非design 本身設計是允許multi-cycle). 這是最基本的setup time的觀念. 而後面那級FF也會要求一個setup-time, 也就是說, 從前級FF的clock trigger 其output訊號toggle後, 經過一串combinational logics, 一直到後一級FF所允許的delay (CK to FF delay + combinational delay) 等於cycle time 減掉後級FF要求的 setup time. (這還是沒考慮skew的算法). 前後級的FF,其clock到達的時間會有點差異(skew), 這段timing path的setup time 可能會因為 skew的存在而變緊或變鬆一點. 所以有一種技術叫做usefull skew, 可以利用刻意調整的skew來放寬critical path. (將後級clock phase調後面一點或前級的clock phase 調前面一點)
(2) hold time:
一般人對hold time的觀念更不清楚. hold time 的問題大部份都是由skew造成的. 若前級FF的clock phase 比後級FF前面許多, 會造成前後級FF在同一個clock cycle toggle (就像訊號在一個cycle裡連跳兩級一樣). 除非是特殊設計, 一般的設計是不允許這樣的. 此外, 後級FF也會要求訊號在我的clock edge後需"hold"一段時間才可以. 因此, 即使前後級的clcok沒有skew, hold time還是不見得夠的. 所以有些FF的設計有負的hold time request (其內部多delay一點點data path), 只要skew控制的夠小, 其hold time就可以過關, 不需另外加delay 在前後級之間.
所以, 所有的timing path (FF to FF) 都需符合一個原則: delay不能太大但也不能太小.
(3) false path:
有些timing path因design的特性, 不見得要符合setup/hold time. 這些path就叫做false path. 最常見的就是不同clock domain 之間的訊號path. 從clock1 domain傳遞到clock2 domain時, 大多是不需看setup/hold time的. (除非design本身要求這兩個clock要有固定的相位關係)
exp:
ref:http://www.vlsi-expert.com/2011/04/static-timing-analysis-sta-basic-part3a.html
neg hold time meaning
In a digital circuit, the hold time is the minimum time that an input signal must remain stable after the active edge of the clock in order to assure that that input is correctly recognized.
If a circuit has a negative hold time, this means that the input can change before the clock edge and nevertheless the old level will be correctly recognized. This can be produced by internal delay of the clock signal. For example, if a D flip flop has a hold time of –1ns, the level present at the D input up to 1 ns before the clock edge is the level captured, provided it was stable up to that moment.
Setup time is the minimum time that an input must stabilize to its logical level before the active edge of the clock in order to assure that that input is correctly recognized.
If a circuit has a negative setup time, this means that the input can change after the clock edge and nevertheless the new level will be correctly recognized. This can be produced by internal delay of the clock signal. For example, if a D flip flop has a setup time of –1ns, the level present at the D input from 1 ns after the clock edge is the level captured, provided it remains stable from that moment.
http://www.edaboard.com/thread7046.html
(1) setup time:
通常, 同一個clock domain的訊號在FF和FF之間傳遞時, 都不能超過一個clock cycle的時間 (除非design 本身設計是允許multi-cycle). 這是最基本的setup time的觀念. 而後面那級FF也會要求一個setup-time, 也就是說, 從前級FF的clock trigger 其output訊號toggle後, 經過一串combinational logics, 一直到後一級FF所允許的delay (CK to FF delay + combinational delay) 等於cycle time 減掉後級FF要求的 setup time. (這還是沒考慮skew的算法). 前後級的FF,其clock到達的時間會有點差異(skew), 這段timing path的setup time 可能會因為 skew的存在而變緊或變鬆一點. 所以有一種技術叫做usefull skew, 可以利用刻意調整的skew來放寬critical path. (將後級clock phase調後面一點或前級的clock phase 調前面一點)
(2) hold time:
一般人對hold time的觀念更不清楚. hold time 的問題大部份都是由skew造成的. 若前級FF的clock phase 比後級FF前面許多, 會造成前後級FF在同一個clock cycle toggle (就像訊號在一個cycle裡連跳兩級一樣). 除非是特殊設計, 一般的設計是不允許這樣的. 此外, 後級FF也會要求訊號在我的clock edge後需"hold"一段時間才可以. 因此, 即使前後級的clcok沒有skew, hold time還是不見得夠的. 所以有些FF的設計有負的hold time request (其內部多delay一點點data path), 只要skew控制的夠小, 其hold time就可以過關, 不需另外加delay 在前後級之間.
所以, 所有的timing path (FF to FF) 都需符合一個原則: delay不能太大但也不能太小.
(3) false path:
有些timing path因design的特性, 不見得要符合setup/hold time. 這些path就叫做false path. 最常見的就是不同clock domain 之間的訊號path. 從clock1 domain傳遞到clock2 domain時, 大多是不需看setup/hold time的. (除非design本身要求這兩個clock要有固定的相位關係)
exp:
neg hold time meaning
In a digital circuit, the hold time is the minimum time that an input signal must remain stable after the active edge of the clock in order to assure that that input is correctly recognized.
If a circuit has a negative hold time, this means that the input can change before the clock edge and nevertheless the old level will be correctly recognized. This can be produced by internal delay of the clock signal. For example, if a D flip flop has a hold time of –1ns, the level present at the D input up to 1 ns before the clock edge is the level captured, provided it was stable up to that moment.
Setup time is the minimum time that an input must stabilize to its logical level before the active edge of the clock in order to assure that that input is correctly recognized.
If a circuit has a negative setup time, this means that the input can change after the clock edge and nevertheless the new level will be correctly recognized. This can be produced by internal delay of the clock signal. For example, if a D flip flop has a setup time of –1ns, the level present at the D input from 1 ns after the clock edge is the level captured, provided it remains stable from that moment.
http://www.edaboard.com/thread7046.html
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